한줄평
“VHDL 설계를 무료로 시뮬레이션·검증하려는 학생·엔지니어께 적합합니다. 합성은 실험적이고 파형 확인은 별도 뷰어가 필요합니다.”
이런 분께 VHDL 회로 설계를 시뮬레이션으로 검증하려는 분께
좋은 점
- 무료로 VHDL 시뮬레이션·검증
- GTKWave 등 파형 도구와 연동
아쉬운 점
- 합성 기능이 실험 단계
- 파형 확인에 별도 뷰어 필요
지에이치디엘 소개
VHDL 하드웨어 기술 언어를 분석·컴파일·시뮬레이션하는 자유 오픈소스 도구입니다. 작성한 회로 설계를 실제 칩 없이 시뮬레이션으로 검증할 수 있어, 디지털 회로 학습이나 FPGA·ASIC 설계 검증에 쓰입니다. GTKWave 같은 파형 뷰어와 연동해 신호를 확인합니다. 순수 명령줄 도구이며 합성 기능은 아직 실험 단계입니다.
